2. Alat dan Bahan
[Kembali]
2.1 Alat
a.. Jumper
Gambar 1. Jumper
b.Panel DL 2203D
c.Panel DL 2203C
d.Panel DL 2203S
Gambar 2. Modul De Lorenzo
2.2 Bahan (proteus)
a. IC 74LS112 (JK filp flop)
Gambar 3. IC 74LS112
b. Power DC
Gambar 4. Power DC
c. Switch (SW-SPDT)
Gambar 5. Switch
d. Logicprobe atau LED
Gambar 5. Logic Probe
3. Rangkaian Simulasi [Kembali]
4. Prinsip Kerja Rangkaian [Kembali]
Pada percobaan 1 ini merupakan rangkaian asinkronus counter. Rangkaian ini menggunakan R-S flip flop. Pertama R-S flip flop disusun sejajar dengan output seven segment. Sw spdt high terhubung dengan power, Sw spdt low terhubung ke ground , Dapat dilihat pada rangkaian clk terhubung seri, hanya terhubung pada pin clk flip flop yang pertama pada input pada pin clk dari flip flop selanjutnya dipengaruhi oleh output dari flip flop sebelum nya sehingga nilai dari keluarannya delay atau berubah saat fall time. Maka dari itu output berubah dari 0 ke 1 menunggu nilai output Q = 1 yg menyebabkan keluaran output beragam. Dapat dilihat pada seven segment bahwa keluarannya berubah dari 0 ke 1 dan seterusnya yang berarti menghitung ke atas atau counter up.
5. Video Rangkaian [Kembali]
6. Analisa [Kembali]
1. Analisa sinyal output yang dikeluarkan masing masing T-flip flop? Kenapa flop flop terakhir disebut MSB!
Dapat dilihat pada percobaan 1, apabila H0 di trigger dengan 1 0 maka H0 akan menghasilkan output yang dihasilkan ialah berlogika "0011001100110011...". Apabila H1 di trigger dengan 1 0 maka H1 akan menghasilkan output " 000111000111000111...". Apabila H2 di trigger dengan 1 0 maka H2 akan menghasilkan output "0000000111111100... ". Apabila H3 di trigger dengan 1 0 maka H3 akan menghasilkan output " 00000000000000011..". Dari masing-masing output yg dihasilkan dapat disusun dengan H3 sebagai msb hingga H0 sebagai lsb. Ketika dihitung maka akan didapat nilainya dari angka 0 - 15 biner kemudian berulang lagi dari awal, sehingga dapat dikatakan bahwa ini merupakan konsep counter up. Flip flop terakhir disebut msb karena bit nya dijadikan sebagai perwakilan angka yg terbesar dan paling kiri atau bisa juga dikatakan sebagai bit yang paling signifikan
2. Analisa kondisi falltime dan rise time pada clock terhadap output pada percobaan yang dilakukan!
Pada percobaan 1, clock aktif pada saat berlogika 0 atau aktif low .Pada kondisi falltime berarti clock aktif sehingga menyebabkan output nya juga aktif, pada percobaan digunakan counter asinkronus maka input yang masuk ke clock dan output yang keluar menjadi input pada output selanjutnya, pada kondisi rise time, clock tidak aktif karena clock sedang dalam kondisi aktif low sehingga tidak ada input yg masuk ke ic.
7. Link Download
[Kembali]
Donwload Html disini
Download Rangkaian disini
Download Video disini
Download Datasheet SPDT disini
Download Datasheet 74LS112 disini
0 komentar:
Posting Komentar