.jpeg)
2. Alat dan Bahan
[Kembali]
2.1 Alat dan Bahan 1
a.. Jumper
Gambar 1. Jumper
b.Panel DL 2203D
c.Panel DL 2203C
d.Panel DL 2203S
Gambar 2. Modul De Lorenzo
1. IC 74LS112
Gambar 3. IC 74LS112
2. IC 7474
Gambar 4. IC 7474
3. Switch (SW-SPDT)
Gambar 5. Switch
4. Logicprobe atau LED
Gambar 6. Logic Probe
5. Power DC
Gambar 7. Power DC
.png)
.png)
Dapat kita lihat pada gambar rangkain bahwa ada 2 rangkaian yaitu rangkaian J-K flip flop dan D flip flop.
Pada rangkaian J-K flip flop dan D flip flop. Setiap saklar SW-SPDT dihubungkan ke power untuk logika 1 dan dihubungkan ke ground untuk logika 0. Pada J-K flip flop, B1 dihubungkan ke input S, B2 dihubungkan ke input J, B4 dihubungkan ke input CLK, B4 dihubungkan ke input K dan B0 dihubungkan ke input R. Pertama-tama kita melihat input R-S, input R-S akan aktif jika berlogika 0 (active Low). Namun, pada kondisi ini input R-S berlogika 1 sehingga input R-S tidak aktif. Input CLK akan aktif jika berlogika 0 (active Low). Pada input J-K, input J berlogika 0 dan input K berlogika 1, dapat dilihat dari tabel kebenarannya maka output (Q) akan berlogika 0 dan Q bar akan berlogika 1.
Kemudian, pada D-flip flop input S dihubungkan ke B1, input R dihubungkan ke B0, input D dihubungkan ke B5 dan input CLK dihubungkan ke B6. Hampir mirip dengan J-K flip flop, input R-S akan aktif saat berlogika 0 atau active low sedangkan pada kondisi ini berlogika 1 sehingga R-S tidak aktif. Input D berlogika 1 dan Input clock berlogika 1, sehingga dapat dilihat pada tabel kebenarannya maka output (Q) akan berlogika 1 dan Q' berlogika 0.
5. Video Rangkaian
[Kembali]
Percobaan 1:
1. Kenapa input B2-B6 don't care pada percobaan 1. Jelaskan alasannya!
Karena salah satu pada inputan R dan S berlogika 0 sehingga inputan R dan S bersifat aktif high dimana apabila inputan R dan S bersifat aktif high maka akan tidak dibutuhkan lagi inputan dari B2-B6 . Jadi karena inputan R dan S bersifat aktif high input B2-B6 berkondisi dont care.
2. Apa saja kondisi yang menyebabkan output J-K flip flop dan D flip flop bernilai 1. Jelaskan alasannya!
Dilihat pada tabel percobaan 1,kondisi yg menyebabkan masing masing output J-K flip flop dan D flip flop berlogika 1 ialah pada tabel no ke-3 dimana B2-B6 dont care dan inputan R dan S masing- masing berlogika 0. Output J-K flip flop berlogika 1 disebabkan oleh inputan R dan S yg berlogika 0 melewati ic 74112 yg disertai dengan tanda bulat dimana tanda bulat ini menjadi counter pada setiap logika yg melewatinya. Jadi karena inputan R-S yang berlogika 0 melewati tanda bulat pada ic 74112 maka masing masing output dari J-K flip flop dan D flip flop berlogika 1.
7. Link Download [Kembali]
0 komentar:
Posting Komentar